合理選擇電路拓撲結構，反復優化器件尺寸，深入考慮加工工藝、工作環境和各種因素，精，心設計物理版圖。由于器件尺寸每調整一次，均要重新繪制版圖，重新提取元器件參數，并重做一次后仿真，因此一次模擬集成電路設計是一項非常復雜、艱巨而費時的工作。雖然近幾年模擬集成電路設計工具已有很大發展，但與數字集成電路設計工具相比，目前模擬集成電路設計工具的自動化水平還不夠高，設計中許多決策、判斷與選擇主要還是依賴于人；同時，設計中還會遇到許多很復雜、很困難的性能指標需要折中處理，而設計者處理這類問題時通常還是靠長期積累的設計經驗，因此設計者必須具有廣博的微電子電路知識、豐富的實踐經驗和勇于創新的精神才能勝任此項工作。DS1235Y  

  1.4.3  以SoC為核心的電子系統設計流程

     1) SoC的定義
    SoC（片上系統）有多種不同的定義。一般來說，SoC是一種處理器級JC，含有一個或

數個嵌入式計算引擎（微處理器，微控制器或數字信號處理器）；采用超深亞微米工藝技術；

主要采用第三方的IP核進行設計；內置嵌入式存儲器和可編程邏輯器：具備外部對芯片進

行編程的功能；具有完整系統所必備的全部或大部分外謾。在某些場合，它還包括模擬前端，

在同一芯片上集成有模擬和數字部件。所以，SoC系統相當復雜。

    以SoC為核心的電子系統設計流程圖如圖1.4所示。該流程圖分為三部分，左右兩部分

為軟/硬件模塊設計流程，中間部分為系統集成設計的流程。這是一種軟/硬件協同設計的流程。

圖1.4  以SoC為核心的電子系統設計流程圖

2) SoC系統設計方法

為了提高芯片的設計效率，縮短設計周期，系統設計需要新的設計理論體系和設計方法，

以克服傳統設計方法中前端設計和后端設計相互分離的弊病。這一新的設計理論和設計方法

是以軟/硬件協同設計理論、IP核生成，以及復用技術、可測性設計技術和超深亞微米工藝

技術等為支撐的。DS1242Y-120   

    (1)軟/硬件協同設計理論

    面向SoC的軟/硬件協同設計理論是指從給定的系統任務描述出發，通過有效分析系統

任務和所需資源，采用一系列變換方法并遵循特定準則自動生成符合系統功能要求、符合代

價約束的軟件和硬件架構。這一理論體系包括系統設計描述、軟/硬件劃分、軟/硬件協同設

計、軟/硬件協同驗證等內容。其中，系統設計描述語言是這一理論體系研究的核心問題之一。

    (2) IP核生成及復用技術

    IP核實際上是一個經過驗證的IC設計。lP核有三種不同的表現形式：軟核、固核和硬核。

    軟核用HDL方式提交，其性能通過時序模擬驗證進行驗證。由于軟核不依賴于任何實

現工藝和實現技術，具有很大的靈活性。

    硬核以IC版圖的形式提交，并經過實際工藝流片驗證。硬核強烈地依賴于某一個特定

的實現工藝，而且在具體的物理尺寸、物理形態及性能上具有不可更改性。

    固核由軟核發展而來，以電路網表的形式提交，通常還要經過硬件驗證或硬件仿真器驗

證。由于固核的時序特性是經過嚴椿檢驗的，設計者只要保證在布局布線過程中電路關鍵路

徑的分布參數不會引起時序混亂，就可以成功實現芯片的設計。固核的缺點在于固核仍對應

于某個特定的實現工藝，限制了固核的使用范圍。
    如果采用硬核，則需要權衡設計目標和硬核已有的功能，否則，要么得為不需要的外設

支付費用，要么得用功能很強大的外設完成特定的工作。若采用可配置硬核，則配置硬核的

外設功能是在系統啟動時，通過對寄存器的設置來完成的，這稱為運行可配置性。這種方法

仍然會浪費許多硬件資源和資金。另外，有時硬核無法提供設計所需的所有功能。

    而采用軟核，設計者可以根據需求購買和付費，不必為不使用的功能付費，從而節省金

錢和硬件資源。另一方面，軟核的可配置性在編譯時可以很容易地進行修改和變更，從而可

大大縮短SoC的設計周期。

    IP核復用涉及各個方面，如法律和商業方面的問題，lP核標準、設計和程序、測試策

略、設計的存儲和檢索以及設計方法等。如果購買第三方的IP核，則必須充分了解總成本

和IP核的實際可用性。IP核廠商提供了從處理簡單功能到整個微處理器的大量不同種類的

元件，如加法器、乘法器、解碼器、先進先出( FIFO)、數字信號處理器、控制器、處理器

以及協議處理囂。然而，面向SoC的IP核復用絕不是元件的簡單堆砌，在使用過程中不但

要考慮它們的功能，更要使它們融入芯片。系統設計者在選擇IP核時，不僅要考慮lP核的

功能，它在設計中的信號完整性、功率耗散、電磁輻射和可制造性，而且還要考慮它作為系

統整體部件時是如何工作的，并設計內部總線結構把所選的外設及其接口或其他定制的外設

膠合在一起。

    IP核復用也存在風險，可能導致IP核復用失敗。例如，所涉及IP核本可工作在400MHz，

然而嵌入SoC后卻只能達到250MHz或300MHz，由于達不到設計指標而導致失敗。