在編程下載前必須利用EDA工具對綜合生成的結果進行模擬測試，即仿真。仿真就是讓計算機根據一定的算法和一定的仿真庫對VHDLNerilog設計進行模擬，以驗證設計，排除錯誤。
    (1)行為仿真
    行為仿真也叫預仿真或邏輯仿真，其目的是在用器件實現之前判斷邏輯是否正確，由于沒有用到實現設計的時序信息．所以此時的仿真延時基本上忽略不計，處于理想狀態。它可以在設計初期糾正設計中的錯誤，這是十分重要的一步。一般來說，除了最頂層的原理圖要進行行為仿真以外，每一層原理圖、每一個用戶自生成的模塊都要進行行為仿真，及時發現錯誤。
    (2)時序仿真
    時序仿真檢驗裝載在指定器件的設計在最壞的條件下按所需速度工作的情況，它是在對設計進行映射、布局、布線之后進行的，這時所有設計中的延時都是已知的。如果仿真結果顯示由于延時影響而造成邏輯的錯誤，就需要在設計輸入時對關鍵電路進行設計約束。可直接在設計輸入中修改受影響的路徑或利用設計約束文件加以限制，最終消除延時對電路的影響。仿真文件中已包含了器件硬件特性參數，因而仿真精度高。 AT24C08AN

http://dlbdz-2.51dzw.com