安捷倫科技公司 brock j. lameres

     在過去幾十年中，數字設計人員一直依賴邏輯分析儀，作為系統檢驗的主要工具。近年來，時鐘速率的加快，已經迫使設計人員考慮系統所有部分的信號完整性，包括測試能力。邏輯分析儀探頭不再是任意連接到系統上就能夠保證成功，而是必須考察探頭位置、負荷及與傳輸線的鄰近程度等因素。本文考察了在探測高速數字系統時設計人員遇到的部分常見問題，另外本文還討論了探頭的負荷模型及探測位置的影響。最后，本文討論了把探頭連接到高速系統最常用的技術：短線探測和阻尼電阻器探測。 邏輯分析儀探頭的負荷模型

     任何類型的探頭的目標都是盡可能對系統提供最小的電負荷。如果探頭對系統性能的變動太大，那么探頭將不能幫助設計人員檢驗系統，因為故障原因可能完全是由探頭引起的。隔離故障對有效檢驗故障非常重要。因此，設計人員必須能夠預測探頭對系統的影響，而不管其是可以忽略不計，還是占主導地位。

     預測被探測的系統性能的最精確方式是在系統模擬中包括一個探頭負荷模型。邏輯分析儀廠商提供rlc電路，直到預定的頻率(通常是6 ghz)建立探頭負荷模型。模擬不僅提供了最精確的探頭影響模型，而且它們提供了一種方式，可以改變變量，監測每個變量的影響。這些變量包括探頭在傳輸線上的位置和/或從傳輸線到探針的探頭短線長度。一般來說，邏輯分析儀的探頭負荷模型如下： 在較低頻率上，電阻器會主導探頭阻抗，對目標的影響最小。這是因為探頭阻抗一般在20kω，而目標一般在50 ～75 ω。兩個阻抗并聯，會產生最接近的目標阻抗。在頻率提高時，探頭開始引入電容，其阻抗開始滾降。一旦阻抗達到目標阻抗的數量級上，來自探頭的反射會成為重要問題。

     在超高頻率上，探頭會引入電感，阻抗將提高。探頭負荷的電容和電感特點會形成諧振。邏輯分析儀探頭的目標是盡可能提高諧振的頻率。此外，諧振的阻抗應盡可能高。如果探頭阻抗下降到10～20ω范圍內，探頭將分流出目標系統較高的頻率成分。對每種探頭形狀，廠商將提供精確的負荷模型及阻抗與頻率關系曲線。

     為迅速估算探頭的影響，可以使用集總電容探頭模型。邏輯分析儀探頭廠商對每種探頭形狀提供了估算的集總電容。在使用等效集總電容時，可以確定時間常數，支持端接電阻或傳輸線的阻抗。然后可以在系統時間常數的rms之和中使用這種等效電容。一旦確定整體系統時間常數，可以把其轉換成上升時間和帶寬，預測探頭對系統整體系統的影響。探測位置的影響

     由于探頭是電路的一部分，而電路又是探頭的一部分，因此可以預測兩個感興趣的點上的影響 (即接收機和探針)。探頭的影響中一個主要變量是其在目標傳輸線上的位置。通過其在傳輸線上的相對位置，可以確定探頭導致的反射。反射影響的嚴重程度取決于目標系統(即軌跡長度、端接方案、電壓余量等。圖2是一個標準傳輸線系統，其中列出了連接邏輯分析儀探頭的最常用位置。負荷端接系統

     在負荷端接系統中，負荷端接電阻器僅用于傳輸線設計中。引入的反射被吸收到接收機上的端接電阻器中。如果這些反射和入射波或后續波同時到達，它們本身會表現為上升時間劣化或碼間干擾(isi)。在把邏輯分析儀探頭連接到系統上時，探頭將表現為電容不連續點。把探頭插入這類系統中的最佳位置是信號源。首先，探頭反射會即時發生在驅動裝置上。然后這種反射會再次反射離開低阻抗驅動裝置，并與入射波一起沿著傳輸線傳送。收到的波形會經歷上升時間劣化，但二次反射最小。其次，為降低電容負荷對系統的影響，探頭形成的rc時間常數應盡可能低。不能改變探頭的電容，但時間常數的電阻/阻抗取決于探頭的位置。通過在信號源插入探頭，時間常數的電阻/阻抗是低阻抗驅動裝置與傳輸線阻抗的并聯組合。這種組合在系統中產生了最低的電阻/阻抗，進而產生了最低的rc時間常數。源端接系統

     在源端接系統中，僅使用圖2中的源端子。入射波在源端接電阻和傳輸線阻抗之間進行幅度劃分。半幅度波傳導到接收機上，在這里，其被100%正反射。這種反射本身會與入射波疊加在一起，產生驅動裝置的原始幅度。反向傳導反射會傳回驅動裝置，然后它被吸收到源端接電阻器中。源端子采用相應的結構，使得在除接收機之外的傳輸線任何位置上，觀察到的波形都呈現出梯級形狀。通過把其與用戶定義的門限電壓(通常以電壓擺幅為中心)進行比較，邏輯分析儀確定被探測的信號是1還是0。這意味著如果邏輯分析儀探頭位于直接接收機之外的任何地方