MT41K128M16JT-107:KDDR3 SDRAM

MT41J512M4 – 64 Meg x 4 x 8 Banks

MT41J256M8 – 32 Meg x 8 x 8 Banks

MT41J128M16 – 16 Meg x 16 x 8 Banks

– 512 Meg x 4 512M4

– 256 Meg x 8 256M8

– 128 Meg x 16 128M16

• FBGA package (Pb-free) – x4, x8

– 78-ball (8mm x 10.5mm) Rev. K DA

– 78-ball (8mm x 10.5mm) Rev. N EF

• FBGA package (Pb-free) – x16

– 96-ball (8mm x 14mm) Rev. K JT

– 96-ball (8mm x 14mm) Rev. N TW

•VDD = VDDQ = 1.5v±0.075v
•1.5V中心端接推/拉I/O
•差分雙向數據頻閃
•8n位預取架構
•差分時鐘輸入(CK, ck#)
•8家內部銀行
•標稱和動態模內終止(ODT)
用于數據、頻閃和掩碼信號
•可編程CAS讀延遲(CL)
•發布CAS附加延遲(AL)
•可編程CAS寫延遲(CWL)
MT41K128M16JT-107:K功能描述
DDR3 SDRAM采用雙數據速率架構，實現高速運行。
雙數據速率體系結構是一種8n預取體系結構，其接口de簽名用于在I/O引腳上每個時鐘周期傳輸兩個數據字。一次讀或寫
DDR3 SDRAM的操作有效地由內部DRAM核心的單個8n位寬，四個時鐘周期數據傳輸和I/O引腳的八個相應的n位寬，一個半時鐘周期數據傳輸組成。
差分數據頻閃(DQS, DQS#)與數據一起對外傳輸
用于DDR3 SDRAM輸入接收器的數據捕獲。DQS與數據居中對齊
對于寫道。讀取的數據由DDR3 SDRAM傳輸，并沿邊緣對齊
數據用閃光燈。