電路中的節點也可能由于短路等原因,在其周罔節點的動作下,被錯誤地影響為0或1。由于這VEJ221M1VTR-0810種失效機理與干擾錯誤鏈上節點間邏輯上的相互獨立性有關,困此在沒有考慮到具體工藝、失效在電路中的位置及竄擾影響的范圍等因素時,并不能精確判斷竄擾的情況。例如,Π′L電路中,兩節點間短路時邏輯0的可能性更大;ECL電路中,為邏輯1的情況居多;α收)S電路中則也可能出現中間電平。理論上講,″條線中任意兩條發生短路的可能性為″(″―D/2,但顯然,短路通常都發生在相鄰的線間。若考慮到多于兩條線的短路情況,概率就大大增加了。通常干擾錯誤中可能的情況多于固定錯誤模型。另外,干擾錯誤還可能導致電路中形成反饋回路,更增加了分析的難度。

   與CMOS工藝相關的失效

   CMOs工藝是目前微電子工藝中應用最廣泛的,囚而由CMOS工藝自身的特點出發,得到的失效模型也比較實際。

    固定錯誤模型對于CMCE工藝集成電路來講,相當于輸人端固定接到VⅠα)(邏輯1)或地(邏輯0)。統計表明還有約三分之一的錯誤情況不在此列,這樣就必須找到更加適用的失效模型。為CMOS與非門和或非門,正常情況下,由于p管和n管中總有一個截止,不存在由電源到地的通路,功耗很小。假設圖14-15(a)中的Tl管開路,則在輸人端~qB=01時,由于Tl管沒有導通,造成輸出端懸浮。然而,假設輸人向量變化的順序是00、01、10、11,第一個輸人向量00在輸出端產生邏輯1,由于電容作用得以在輸人01時保持,并產生向量01輸出1的假象。因而輸人向量變化的順序就需要改為11、01。對于T2管開路的情況則應是11、10。

   對于圖14-15(a)中n管串聯的情況,當其中之一開路時,輸出端將不能放電到0,p管短路時充電將不到Vn)。在圖14-15(b)中,n管并聯的情況,開路會產生記憶錯誤,p管短路將導致輸出端不能充分放電。