在應力記憶技術發展初、中期,人們普遍認為氮化硅的本征應力對應力記憶效應有至關重要的影響。TC4428EOA因而,SMT所用的氮化硅的主流工藝通常呈現高頻電源功率較小,N2比例較大,沉積溫度較高的特點,這種工藝所制備的氮化硅應力可達1GPa以上「26]。但隨著應力記憶機理逐漸得到澄清,很多人開始關注高溫退火之后氮化硅的應力變化L27]以及產生的塑性形變大小[26~2引。對于氮化硅薄膜自身特性的研究重新成為熱點話題,有人提出用低拉應力氮化硅[26],甚至是壓應力氮化硅[27],取代傳統的高拉應力氮化硅。這種方案的優點在于退火之后的應力變化非常顯著,在本征應力的基礎上可以有1.2GPa以上的應力躍升「26″7|,這種變化不但可以比傳統的應力記憶效應更好地提升NMOS的器件性能,甚至可以降低SMT對圖形尺寸分布的依賴性[27],并且不需要通過光刻、刻蝕的額外工序來去除PMOS區域的氮化硅薄膜「26卩。甚至為了進一步降低最終的氫含量、提高拉應力,有人研究出沉積加等離子體處理,以及沉積加紫外光照射的復合工藝,這一探索在后面將要講到的高應力氮化硅刻蝕阻擋層技術中,被廣泛應用。

   作為一種新興的應力工程,SMT對NM(DS器件性能的提升有著極其重要的貢獻,但其自身仍處于不斷的完善之中,其中氮化硅的I藝優化日益得到業界學者的重視。不得不提的是,盡管SMT是90nm以下(尤其是65nm節點以下)不可或缺的利器,但應用這種技術仍然存在不少風險,主要體現在I藝復雜性、漏電流加劇、器件可靠性惡化等方面。