使用掃描測試有兩種類型的不利影響,即掃描硬件增加的芯片尺寸以及降低了信號速度。觸發器的存在和布線增加了信號的電容負載,時鐘速度可能會有5%到1O%的損失.應該經由良好的布局和布線來控制這兩個開銷。根據成本的控制,生的開銷控制在10∷以

下是可能的。 KA34063A內建自測試(build in self tcst,BIsT)字面的意義來說就是將測試的矢量生成(tcstpattem geneltator)和輸出響應分析(output responsc analyzer)的結果判斷電路設計內建在芯片之中。芯片內建自測試的好處有減小測試和維護代價,較低的測試生成代價,減小測試矢量的存儲維護,使用較簡單和便宜的ATE,可并行測試許多單元,縮短測試應用時間,可在功能系統速度下測試,等等。如圖18.7所示為內建自測試與測試系統結構圖。

   內建自測試測試矢量/±成的方式有以下幾種:

   (1)第一種方法是將ATPG產生的測試矢量即刻儲存在芯片內部的ROM中。定位測試矢量的數量相當大,會占用很大的芯片面積。

   (2)第二種方法使用線性反饋的移位寄存器(linear fcedback shift register,LFSR)產生偽隨機(pscud⒍landom)測試矢董,這種方法產生的設計需求最少,是很好的解決方案。

   (3)第三種方法是使用計數器產生一個窮舉測試矢量序列,但是這會耗費太多的測試時問c

   (l)第四種方法是I'FSR+ROM結合,是最有效的方法之一。首先采用LFSR作為原始測試模式,然后采用ΛTPG程序生成I'FsR漏失故障的附加測試矢量,附加測試矢量存儲于芯片內ROM中,或嵌人到I'FSR的輸出或掃描鏈中。  ^在儲存器的測試中,BIST設計測試是比較容易達成的。例如,儲存器的掃描圖形(sca n pattcrn)、行進圖形(march pattern)的地址信號產生是規則而且重復的,從0逐一累加到最大地址,或從最大地址逐一遞減到0,在電路的設計上可以用計數器簡單達成。內建儲存器的%C芯片的測試都會采用這種測試設計(mem。ry BIST,MBIST)。