RC0805FR-0711K8L位數和字數的擴展來構成,DRAM中存儲的數據如果不進行周期性的刷新,其數據將會丟失;而SRAM中存儲的數據無需刷新,只要電源不斷電就可以永久保存,為什么?

一般情況下,DRAM的集成度比SRAM的集成度高,為什么?

sSRAM與異步SRAM的主要差別是什么?它有什么優點?

sSRAM中叢發模式讀寫操作的特點是什么?

用容量為16K×1位存儲器芯片構成-一個32K×8位的存儲系統,需要多少根地址線?多少根數據線?多少個16K×1位的存儲器芯片?

CPLD珀勺結構與簡單PLD(PAL、GAL等)相比,CPLD的集成度更高。CPLD具有更多的輸入信號、更多的乘積項和更多的宏單元。盡管各廠商生產的CPLD器件結構

系In system Programmabmy的縮寫。

存儲器、復雜可編程器件和現場可編程門陣列,復雜可編程邏輯器件,前面有關章節已介紹了可編程邏輯器件PAL和GAL,它們都屬于簡單的PLD。

隨著微電子技術的發展和應用上的需求,簡單PLD在集成度和性能方面難以滿足要求,因此集成度更高、功能更強的復雜可編程器件(CPLD)便迅速發展起來。早期的CPLD大多采用EPROM編程技術,其編程過程與簡單PLD一樣,每次編程需要在專用或通用設各上進行。后來采用E2PROM和閃爍存儲器技術,使CPLD具有了“在系統可編程(ISP①)”特性。所謂在系統可編程是指未編程的ISP器件可以直接焊接在印制電路板上,然后通過計算機的數據傳輸端口和專用的編程電纜對焊接在電路板上的ISP器件直接多次編程,從而使器件具有所需要的邏輯功能。這種編程不需要使用專用的編程器,因為已將原來屬于編程器的編程電路和升壓電路集成在ISP器件內部。ISP技術使得調試過程不需要反復拔插芯片,從而不會產生引腳彎曲變形現象,提高了可靠性,而且可以隨時對焊接在電路板上的ISP器件的邏輯功能進行修改,從而加快了數字系統的調試過程。目前,ISP已成為系統在線遠程升級的技術手段。

可編程乘積項陣列,乘積項陣列有汜個輸入,可以產生而變量的乘積項。一般一個宏單元對應5個乘積項,這樣,在邏輯塊中共有5×屁個乘積項。例如,XC9500系列的邏輯塊中有90個36變量乘積項,MAX7000系列的邏輯塊中有80個36變量乘積項。

乘積項分配和宏單元,不同型號的CPLD器件,乘積項分配和宏單元電路結構也不完全相同,但所要實現的功能大體相似。圖7.3.3所示為XC9500系列的乘積項分配和宏單元電路。圖中S1~S:為可編程數據分配器,M1~M5為可編程數據選擇器。為簡明起見,沒有畫出它們的可編程選擇輸入端。

到上一個宏單元,來自上一個宏單元全局置,位局復位乘積項配電路,全局時鐘部程區內編線,到可連oyr項輸出使能PrOE要I/o,單元來自下一個宏單元 到下一個宏單元

圖7.3.3 XC9500系列的乘積項分配和宏單元,來自可編程乘積項陣列的5個乘積項,通過數據分配器S1~S5送至宏單元的主或門G4構成與一或式。與此同時,或門G4最上端的輸人,可以通過數據分配器S6、S7和或門G3,取自上一個相鄰宏單元的乘積項或下一個相鄰宏單元的乘積項,從而擴展了乘積項的個數。

宏單元中任何沒有用到的乘積項,都可以經過或門Gl與經S6和S7來自相鄰宏單元的乘積項由或門G2組合在一起,再經過數據分配器S:送到上一個存儲器、復雜可編程器件和現場可編程門陣列.