TDA8933T/N1A1用4K×4位RAM芯片構成4K×16位的存儲器系統.

圖7,2,11 用8K×8位RAM芯片構成32K×8位的存儲器系統.

實際應用中,常將兩種方法相互結合,以達到字和位均擴展的要求。可見,無論需要多大容量的存儲器系統,均可利用容量有限的存儲器芯片,通過隨機存取存儲器.

千差萬別,但它們仍有共同之處,圖7.3.1所示是一般CPLD器件的結構框圖。其中邏輯塊①就相當于一個GAL器件(見6,7節),CPLD中有多個邏輯塊,這些邏輯塊之間可以使用可編程內部連線實現相互連接。為了增強對I/0的控制能力,提高引腳的適應性,CPLD中還增加了I/o控制塊。每個I/0塊中有若干個I/o單元。

CPLD的結構框圖,系列有由可編程乘積項陣列(即與陣列)、GAL。對于36個乘積項輸人變量,16邏輯塊的構成,各公司CPLD中的邏輯塊名稱不一。如Function Block,FB(Xilinx),Logic Anay Block,LAB

(Altera), Genenc Logic Block, GLB(Lattice)。

復雜可編程邏輯器件,內部可編程連線區宏單元勵或下一個宏單元去。這種乘積項的“鏈式”結構,可以實現遠遠多于5個乘積項的與一或式。在XC9500系列CPLD中,理論上可以將90個乘積項組合到一個宏單元中,產生90個乘積項的與一或式,但此時其余17個宏單元將不能使用乘積項了。在Altera公司生產的CPLD中,宏單元中除了有乘積項擴展功能外,還有乘積項共享電路,使得同一個乘積項可以被多個宏單元同時使用。

數據分配器S1~S5中間輸出的乘積項用于特殊功能,這些功能包括作為觸發器FF的置位、復位、時鐘信號,異或門G5的同相/反相輸出控制信號和乘積項輸出使能控制信號PrOE。

或門G4輸出的與一或式送至異或門G5,G5的另一輸入來自數據選擇器M1。通過對M1的編程,可以選擇0、1或另一個乘積項,來控制G4的輸出經G5是否反相,或受另一個乘積項控制。M3可以選擇是直接組合形式輸出還是經過觸發器的寄存器形式輸出s

觸發器FF可以被編程為D觸發器或r觸發器,且通過M2和M5可以選擇全局或乘積項置位、復位信號。通過M4也可以在3個全局時鐘和一個乘積項中選擇觸發器的時鐘信號。

宏單元的輸出不僅送至I/0單元,還送到內部可編程連線區,以被其他宏單元使用。

可編程內部連線,可編程內部連線的作用是實現邏輯塊與邏輯塊之間、邏輯塊與I/0塊之間以及全局信號到邏輯塊和I/0塊之間的連接。連線區的可編程連接一般由E2CMOs管實現,其原理如圖7.3.4所示。當E2CMOs管被編程為導通時,縱線和橫線連通;被編程為截止時,則不通。

不同廠商對可編程內部連線區的命名也不同,E2CMOs管Xilinx公司的稱為Switch Matrix(開關矩陣),Altera'”p過鈉公司的稱為PIA(Programmable Interconnect Array),圖7.3.4 可編程連接原理Lathce公司的稱為GRP(Global Routing Poo1)。當然,它們之間存在一定的差別,但所承擔的任務是相同的。這些連線的編程工作是由開發軟件的布線程序自動完成的。

I/o單元,I/o單元是CPLD外部封裝引腳和內部邏輯間的接口。每個I/0單元對應一個封裝引腳,通過對I/0單元中可編程單元的編程,可將引腳定義為輸入、輸出和雙向功能。CPLD的I/0單元簡化原理框圖如圖7.3.5所示。

I/0單元中有輸人和輸出兩條信號通路。當I/0引腳作輸出時,三態輸出緩沖器的輸入信號來自宏單元,其使能控制信號0E由可編程數據選擇器M,選宏單元或1/o連線T,復雜可編程邏輯器件.