CML驅動器類似于LVDS驅動器，以恒定電流模式工作。這也使得CML驅動器在功耗方面具備一定優勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會降低。與LVDS一樣，CML也需要負載端接、單端阻抗為50 Ω的受控阻抗傳輸線路，以及100 Ω的差分阻抗。

驅動器本身也可能具有的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。對采用JESD204標準的轉換器而言，差分和共模電平均存在不同規格，具體取決于工作速度。工作速度高達6.375 Gbps，差分電平標稱值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時，差分電平額定值為400 mV，共模電平仍約為1.0 V。

隨著轉換器速度和分辨率增加，CML輸出需要合適類型的驅動器提供必要速度，以滿足各種應用中轉換器的技術需求。

數字時序每種數字輸出驅動器都有時序關系，需要密切監控。由于CMOS和LVDS有多種數據輸出，因此必須注意信號的路由路徑，以盡量減小偏斜。如果差別過大，可能就無法在接收器上實現合適的時序。時鐘信號也需要通過路由傳輸，并與數據輸出保持一致。時鐘輸出和數據輸出之間的路由路徑也必須格外注意，以確保偏斜不會太大。

在采用JESD204接口的CML中，還必須注意數字輸出之間的路由路徑。需要管理的數據輸出大大減少，這一任務比較容易完成，但也不能完全忽略。由于時鐘內置于數據中，因此無需擔心數據輸出和時鐘輸出之間的時序偏斜。接收器中要有合適的時鐘和數據恢復(CDR)電路。

偏斜CMOS和LVDS的建立和保持時間。數據輸出必須在時鐘邊沿躍遷之前的充足時間內驅動到適當的邏輯狀態，并且必須在時鐘邊沿躍遷之后以這種邏輯狀態維持充足時間。

這可能會受到數據輸出和時鐘輸出之間偏斜的影響，保持良好的時序關系非常重要。由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優勢。和CMOS驅動器一樣切換邏輯狀態時，LVDS輸出驅動器無需將這樣的大信號驅動至各種不同輸出，也不會從電源吸取大量電流.

它在切換邏輯狀態時不太可能會出現問題。如果有許多CMOS驅動器同時切換，電源電壓可能會下降，將正確的邏輯值驅動到接收器時會出現問題。LVDS驅動器會保持在恒定電流水平，這一特別問題就不會發生。

由于采用了差分信號，LVDS驅動器本身對共模噪聲的耐受能力也較強。CML驅動器具有和LVDS同樣的優勢。這些驅動器也有恒定水平的電流，但和LVDS不同的是，由于數據為串行，所需電流值較小。由于也采用了差分信號，CML驅動器同樣對共模噪聲具有良好的耐受能力。

(素材來源：21ic.如涉版權請聯系刪除。特別感謝）