彈性壓縮：在自動測試模式生成(ATPG)期間，通過嵌入在解壓邏輯中的寄存器，按序控制多個掃描周期的關注數據位，確保壓縮比提高至400倍以上時，仍可保持滿意的故障覆蓋率。

嵌入式存儲器總線支撐：插入共享測試訪問總線，同一IP核中的多個嵌入式存儲器可全速執行可編程存儲器內建自測試(PMBIST)。該功能還包括針對鰭式場效應晶體靜態隨機存儲器(FinFET SRAM)和汽車安全應用的全新可編程軟件測試算法。

強大的通用腳本和集成調試環境：可測性設計(DFT)邏輯插入及ATPG功能采用全新、且標準統一的TCL腳本語言和調試環境，兼容Cadence Genus™ 綜合解決方案、Innovus™ 設計實現系統及Tempus™ 時序簽核解決方案。

標準包裝：20類別：繼電器家庭：功率繼電器，高于 2 A系列：HJ包裝：散裝繼電器類型：通用線圈類型：無鎖存線圈電流：75mA線圈電壓：12VDC觸頭外形：4PDT（4 C 型）額定接觸（電流）：5A開關電壓：250VAC，125VDC - 最小值導通電壓（最大值）：9.6 VDC關閉電壓（最小值）：1.2 VDC工作時間：20ms釋放時間：20ms特性：-安裝類型：可插端子類型：插入式觸頭材料：銀（Ag）線圈功率：900 mW線圈電阻：160 歐姆工作溫度：-40°C ~ 70°C其它名稱：255-1687HJ4DC12V

全新Modus™測試解決方案。該方案助設計工程師將產品測試時間縮短最高三倍，從而降低生產測試成本，進一步提高硅產品利潤率。新一代測試解決方案采用物理感知2D彈性壓縮架構，在不影響設計尺寸及布線的前提下使壓縮比高達400余倍。

針對測試設計過程中的挑戰，Cadence® Modus測試解決方案采用以下創新功能：

2D壓縮：掃描壓縮邏輯可在晶片平面布局上構成二維物理感知網格，從而提高壓縮比并縮短線長。在壓縮比為100倍的情況下，2D壓縮線長最高可比業內現行掃描壓縮架構縮短2.6倍。

(素材來源：eccn和ttic.如涉版權請聯系刪除。特別感謝）