幀移動的部分是穿過PHY進入MAC(1-2)，通過目標地址分析時，只需要對幀的前導和目標部分進行計時管控。對當前節點有效載荷數據的截取，幀向目標節點行進的路程。應用的有效載荷，傳輸的幀的大部分；這表明以太網協議之間可能存在細微的差異。幀出站傳輸，通過傳輸隊列、通過PHY，然后回到線纜。線路終端節點中不存在這種路徑。這里假設采用直通數據包交換，而不是存儲轉發，后者的延遲時間更長，因為整個幀都要計入開關，然后再被轉發。

幀延遲：雙端口模式幀延遲和線路終端節點。

時間線顯示幀的延時元素，其中描述了幀穿過一個軸節點的全部傳輸時間。

標準包裝：2,000類別：電容器家庭：薄膜電容器系列：ECQ-V包裝：帶卷（TR）電容：10000pF容差：±5%額定電壓 - AC：-額定電壓 - DC：63V介電材料：聚酯，金屬化 - 層疊式ESR（等效串聯電阻）：-工作溫度：-40°C ~ 105°C安裝類型：通孔封裝/外殼：徑向大小/尺寸：0.295" 長 x 0.126" 寬（7.50mm x 3.20mm）高度 - 安裝（最大值）：0.307"（7.80mm）端接：PC 引腳引線間距：0.197"（5.00mm）應用：通用特性：-其它名稱：ECQV1J103JM5

ADC的輸出是數字電路，它與后繼電路相連接所需要的數據線可以分為并行接口和串行接口兩種型式。

由于各種ADC的芯片各不相同，所以在設計時，必須弄清具體型號的各信號定義、時序以及使用微控制器的總線時序，從而才能設計出滿足時序要求的接口電路。

多個 DRAM Devices 共享控制和數據總線，DRAM Controller 通過 Chip Select 分時單獨訪問各個 DRAM Devices。在其中一個 Device 進入刷新周期時，DRAM Controller 可以按照一定的調度算法，優先執行其他 Device 上的訪問請求，提高系統整體內存性能。