design rule 相關介紹

本篇介紹的design rule只針對cmos技術。畫版圖時需要按design rule的要求來操作，所以
也就有我們常提到的drc（design rule check），對設計規則的檢測工作。design rule根據工
藝，工廠設備，制作流程和水平等相關指標，設定出一個相符的規則，以保證生產出的chip
是有效的。design rule與layout有很大的關系，有很多重復的勞動都是源自于design rule的
upgrade。也就是在circuit不變的情況下，如果design rule有變化，layout也要跟著變化（這
里無形之中就增加了不少的工作量。）所謂design rule有變化是指，同一家工廠的制程變化
或者在同一家工廠以不同的工工藝生產，在不同的工廠生產等情況下，所造成的design rule
的變化，但無論是何種原因引起的，layout總是要動手改的。所以，作為一個layout engineer
是有必要對design rule有足夠的了解的，并知道存在design rule的用意在何處。

design rule有micron-based rule與lambda-based rule之分，lambda-based rule是由mead &
conway methodology　所決定，其大意規則轉意他人對之的歸納：(unit為lambda)

diffusion的最小寬度 (>=2)
diffusion之間間隔的最小寬度。（避免兩個diffusion相接造成漏電流）(>=3)
poly的最小寬度(>=2)
poly之間間隔的最小寬度（因為poly下無空乏區）(>=2)
poly與diffusion間隔的最小寬度（為避免poly跨過diffusion造成寄生電容而增加rc-delay）
(>=2)
gate –poly超出diffusion的最小寬度。（避免diffusion的重疊而造成短路）(>=1)
implantation超出gate-poly的最小寬度。（避免被錯誤摻雜）(>=1.5)
implantation 與相鄰diffusion間隔的最小寬度。（避免被錯誤摻雜）(>=1.5)
contact　最小的長及寬度 (>=2)
contact與diffusion的最小包覆值。 (>=1)
diffusion 中兩個contact的間距。(>=2)
contact和gate-poly的最小間距。（注意diffusion寄生電阻影響流經contact的電流）(>=2)
metal的最小寬度。（因wafer表面不平坦，所以放寬線寬）(>=3)
metal之間最小間隔。(>=3)
metal包覆contact最小寬度。(>=1)

(需要注意所通常所講的名詞active, oxide, thin oxide，implant及diffusion 的之間的關系)

除此之外，還要考慮如：
well包含diffusion的最小寬度
well與之外的diffusion間隔的最小距離。
poly包含contact的最小寬度。
…
…

一般我們拿到的design rule均為一個規范文檔，所以雖然描述仔細，但卻不實用。在畫圖
時，翻來翻去也不利于記憶，所以本人歸納了一些方法來簡化design rule的記憶和操作，具
體如下：
一般命令規則：層的關系　層1,層2…層n　[類型]　：值 //注釋

w : well w[n] : nwell
m : metal m[1] : metal1;
p : poly p[2] : poly2;
o : oxide; t : thin oxide d : diffusion a : active;
i : implantation i[p] : p+ implant
c : contact
v[2] : via2
g : gate
ex : extension
en : enclose
wd : width
sp : spacing
ov :overlap
no : not
[p+] : p+ type;
[n+] : n+ type;
[i] : min
[x] : max;
[i&x] : min and max
[p+/i] : p+ type and min size

例：
enmc:1.0 //metal enclose contact min size 1.0u
wdc[i&x]: 1.0;//contact min and max size 1.0 u
expd[p+] : 1.0;//poly extend p+ type diffusion 1.0u
spcg : 1.0 //contact space gate 1.0u

按類似的規則制定出一個表格，就能一目了然。