ddr sdram的信號例如圖1所示，在這里，作為4m×16位×4塊結構的256m位的ddr sdram，我們以elpida公司（neo與日立的合資公司）的hm5425161b為例進行說明。在同步dram的基礎上添加的信號標注了※符號，與dram控制器的連接如圖2所示。首先我們針對這些信號進行說明。

　　圖1 ddr－sdram的信號

　　圖2 ddr－sdram的連接

　　1. clk（反相時鐘）

　　同步dram只有一個時鐘輸入，與上升沿同步進行操作，而ddr－sdram同時也利用反相時鐘。在dmu／dml（數據屏蔽）、dqsu／dqsl（數據選通）和dqn（數據）的采樣時利用clk、clk兩種時鐘。

　　因為在上述以外信號輸入的采樣時只利用clk，所以認為該信號只應用于數據傳輸中即可。

　　2. dqsu／dqsl

　　在ddr-sdram的情況下，因為數據傳輸是非常快的，因此在dram控制器與dram元件之間存在信號偏移的問題。為此，在數據傳輸時，我們利用dqsu／dqsl判斷數據是否確定。該信號可雙向使用。

　　讀操作時，如果接收到來自dram控制器的read指令，則ddr-sdram將dqs信號設為低電平，然后結合數據切換dqs。雖然ddr-sdram與同步dram在指令的傳輸上是相同，都在clk的上升沿進行，但ddr－sdram的cas延遲時間值采用整數或者整數＋0．5的值，所以當cas延遲時間是整數時，dqs與clk同相；當cas延遲時間是整數＋0．5時，dqs與clk同相。在主機方面，不是單純地與時鐘同步接受數據，而是根據是否切換了dqs信號來提取數據。

　　寫操作時，dram控制器在數據傳輸開始之前將dqs設置為低電平，數據確定后再進行切換dqs的操作。ddr－sdram是要結合dqs信號提取數據的。

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