摘要：本文簡要介紹了（2，1，3）卷積碼的編譯碼設計與實現、編碼電路可以用FPGA實現。譯碼采用維特比譯碼算法，應用高速數字信號處理器TMS320C50，實時完成高速處理任務，核心算法用軟件實現。通過對算法進行分解優化，譯碼速度快。通過加載不同的譯碼軟件可以在同一硬件平臺上實現多種信道編譯碼算法。在工程中具有較高的應用價值和發展遠景。

    關鍵詞：維特比譯碼 卷積碼 DSP

引言

對于一般的線性分組碼（如循環碼、BCH碼等），它們的共同特點是：一個碼字的監督單元僅與本碼組的k位信息碼元有關，與其它碼字的碼元無關。而卷積碼的特點在于本組的碼元不僅與當有輸入的k個信息有關，而且還與前面m個時刻輸入的信息有關。卷積碼的糾錯能力隨著m的增加而增大，而差錯率隨著m的增加而指數下降。在編碼效率與設備復雜性相同的前提下，卷積碼的性能優于分組碼。隨著大規模集成電路技術的發展，采用維特比譯碼的卷積編碼技術已成了廣泛采用的糾錯方案。在本系統中，輸入卷積編碼器的信息序列是32Kbit/s的比特流，經（2，1，3）卷積編碼器成為64Kbit/s的比特流，再經擴頻、調制、無線信道、解調、解擴，由卷積譯碼器經譯碼判決還原出32Kbit/s的信息序列。實踐證明，在該系統中引入卷積編譯碼，大大提高了數據傳輸的質量。

（2，1，3）卷積碼最佳編碼器

編碼方案

實現（2，1，3）卷積編碼主要有兩種方法，其生成多項式分別為：

g(1)=(1 0 0 0)

g(2)=(1 1 0 1)

和g(1)=91 0 1 1）

g(1)=(1 1 1 1)

根據梅森（Mason）增益公式分別計算其生成函數：

    增益公式

其中：

    是修正后狀態圖中環路增益之和，是兩個不相連環路的環路增益乘積在所有不相連環路對上求和，是三個不相連環路的環路增益乘積在所有不相交的三重上求和。

Δi恰似Δ那樣定義，但它只是和第i個前向路不相連的部分，即當計算Δi時，從圖中去掉第I個前向路徑上的所有狀態以及與這些狀態相連的所有分支。

計算出兩者的生成函數分別為

其中X是輸出符號中1的個數，Y是輸入比特的權重，Z是分支輸入比特的持續時間（每一分支在任何時刻都為1。從生成函數的第一項X的冪次可以看出，第