一種正負輸入的保護電路設計
發布時間:2012/4/23 19:59:18 訪問次數:1204
對于CMOS集成電路來說，由于輸入FAN1086S33X端是接到輸入柵上，而輸入柵通過S102層與襯底隔離，是懸浮的。在較高的電壓下可能導致柵氧化層擊穿，或者燒毀相連的PN結或多晶硅連線。所以在CMOS集成電路中都采用輸入保護電路。最常見的輸入保護電路如圖2. 61所示。其中R起限流作用，Di、D2是PN結二極管，如果二極管的正向導通壓降為VF，Di可使正向電壓限制VDD+VF，D2可使負向電壓限幅在Vss - VF。這樣就可以較好地防止靜電對輸入柵帶來的損傷。
但是此保護電路只適用于正輸入電壓，而且輸入信號的幅度被限制在V DD+VF，對于要求輸入信號比VDD大的電路來說，該輸入保護電路就無能為力了；對于要求輸入為負電壓的電路來說，由于負電壓被限制在V Ss - VF，通常VSs為地電位，而VF只有0.7～0. 9V，所以輸入信號無法加到電路中。
近幾年，在抗靜電設計方面的主要目標是在提離速度、減少I/O面積的同時，提高抗靜電的能力，目前多采用低壓觸發半導體控制晶閘管。
在一個專用集成電路中，要求有兩種工作狀態，當輸入電壓為±21～±26V時，不加電源電壓，而5V電源電壓加上時輸入端懸浮。所以不能采用圖2.61所示的輸入保護電路。由于沒有一個合適的輸入保護電路，其可靠性很差，無法達到使用化程度。必須設計一種能適用于正負輸入電壓的輸入保護電路。
但是此保護電路只適用于正輸入電壓，而且輸入信號的幅度被限制在V DD+VF，對于要求輸入信號比VDD大的電路來說，該輸入保護電路就無能為力了；對于要求輸入為負電壓的電路來說，由于負電壓被限制在V Ss - VF，通常VSs為地電位，而VF只有0.7～0. 9V，所以輸入信號無法加到電路中。
近幾年，在抗靜電設計方面的主要目標是在提離速度、減少I/O面積的同時，提高抗靜電的能力，目前多采用低壓觸發半導體控制晶閘管。
在一個專用集成電路中，要求有兩種工作狀態，當輸入電壓為±21～±26V時，不加電源電壓，而5V電源電壓加上時輸入端懸浮。所以不能采用圖2.61所示的輸入保護電路。由于沒有一個合適的輸入保護電路，其可靠性很差，無法達到使用化程度。必須設計一種能適用于正負輸入電壓的輸入保護電路。
對于CMOS集成電路來說，由于輸入FAN1086S33X端是接到輸入柵上，而輸入柵通過S102層與襯底隔離，是懸浮的。在較高的電壓下可能導致柵氧化層擊穿，或者燒毀相連的PN結或多晶硅連線。所以在CMOS集成電路中都采用輸入保護電路。最常見的輸入保護電路如圖2. 61所示。其中R起限流作用，Di、D2是PN結二極管，如果二極管的正向導通壓降為VF，Di可使正向電壓限制VDD+VF，D2可使負向電壓限幅在Vss - VF。這樣就可以較好地防止靜電對輸入柵帶來的損傷。
但是此保護電路只適用于正輸入電壓，而且輸入信號的幅度被限制在V DD+VF，對于要求輸入信號比VDD大的電路來說，該輸入保護電路就無能為力了；對于要求輸入為負電壓的電路來說，由于負電壓被限制在V Ss - VF，通常VSs為地電位，而VF只有0.7～0. 9V，所以輸入信號無法加到電路中。
近幾年，在抗靜電設計方面的主要目標是在提離速度、減少I/O面積的同時，提高抗靜電的能力，目前多采用低壓觸發半導體控制晶閘管。
在一個專用集成電路中，要求有兩種工作狀態，當輸入電壓為±21～±26V時，不加電源電壓，而5V電源電壓加上時輸入端懸浮。所以不能采用圖2.61所示的輸入保護電路。由于沒有一個合適的輸入保護電路，其可靠性很差，無法達到使用化程度。必須設計一種能適用于正負輸入電壓的輸入保護電路。
但是此保護電路只適用于正輸入電壓，而且輸入信號的幅度被限制在V DD+VF，對于要求輸入信號比VDD大的電路來說，該輸入保護電路就無能為力了；對于要求輸入為負電壓的電路來說，由于負電壓被限制在V Ss - VF，通常VSs為地電位，而VF只有0.7～0. 9V，所以輸入信號無法加到電路中。
近幾年，在抗靜電設計方面的主要目標是在提離速度、減少I/O面積的同時，提高抗靜電的能力，目前多采用低壓觸發半導體控制晶閘管。
在一個專用集成電路中，要求有兩種工作狀態，當輸入電壓為±21～±26V時，不加電源電壓，而5V電源電壓加上時輸入端懸浮。所以不能采用圖2.61所示的輸入保護電路。由于沒有一個合適的輸入保護電路，其可靠性很差，無法達到使用化程度。必須設計一種能適用于正負輸入電壓的輸入保護電路。
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相關技術資料- 4-23一種正負輸入的保護電路設計
- 4-16電阻器
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