1．十進制加法計數器設計

   作用：用于構成七進制、秒60進制、分60進制、24進制，作為星期或時間顯示。

   設計方案A：KSC1507用D觸發器或JK觸發器進行原理圖設計。

   設計方案B：用VHDL語言設計。

   設計方案C：直接調用軟件里74LS160器件。

   2．時間計時電路設計

   計數器選十進制同步計數器74LS160（軟件里：74LS160）、七段譯碼器選74LS48(軟件里：74LS48)、顯示器選共陰極七段數碼管4205，如圖7.7所示是通過清零復位設計成的24進制計數譯碼顯示圖，如圖7.8所示是通過清零復位設計成的60進制計數譯碼顯示圖，個位到十位的進位只要將個位的進位端反相再接到十位的時鐘端就行，秒到分、分到時的進位是將復位脈沖作為進位信號接到時鐘端。如果此部分電路用硬件實現就用靜態顯示，如果用軟件設計和可編程器件實觀，建議采用動態掃描顯示。

   3．整點報時提示

   整點報時含義：59分為基數51”- 52”53”一54”55”- 56”57”一58”59”- 60”（復位為00分00秒），響1秒停1秒，奇數響，偶數停，前4響聲音較小（可用500 Hz方波脈沖驅動），最后1響聲音較大（可用1 kHz方波脈沖驅動）。電路設計如圖7.9所示。與門1取出59分信號，計數到59分時輸出高電平，與門2取出51～59秒信號，奇數秒時輸出高電平，偶數秒時輸出低電平，與非門3在59分50奇數秒時輸出低電平，送至74LS153數選器的A，，1 kHz信號送至數選器的D．，經D觸發器分頻后得500 Hz的信號送至數選器的D。，與門4到59秒時輸出高電平送至數選器的A。，對數選器而言：A，A。=00時，選擇Do，即用500 Hz信號驅動喇叭；A，A。一01時，選擇D，，即用1 kHz信號驅動喇叭；A，-1時，喇叭肯定不響。