如果將鬧時時間固化在可編程邏輯器件內部，KSC2073就必須設計時間譯碼電路，如_圖7.10所示。其中圖7. 10(a)為分個位(fgw)時間譯碼模塊；(b)為分十位(fsw)時間譯碼模塊；(c)為時個位(。gw)時間譯碼模塊；(d)為時十位(ssw)時間譯碼模塊。時間譯碼模塊的輸入端接相應的計數器輸出，輸出端是在對應輸入時的輸出高電平。下面以分十位( fsw)時間譯碼模塊說明，具體電路如圖7. 11所示。

   當分十位計數器的Q。Q．Q。分別為000、001、010、011、100、101時，其輸出FSo、FS1FS：、FS。、FS。、FS。分別出現高電平。如圖7.12所示是鬧時時間預置模塊，從圖中可知，本課題預置了8個鬧時時間，分別為1：20、1：25、1：30、2 2 30~3：35、4：45、8 2 55、10：15，即到這8個預置鬧時時間時，該模塊輸出1分鐘寬度的高電平。