在后端的互連方面,主要的挑戰來自RC延遲。為了降低RC延遲,電介質的乃值必須隨著技術節點不斷降低。 TAS5112ADCA從180/130nm采用摻氟的氧化硅(FSG)到90/65/奶nm采用致密摻碳的氧化硅(SiCOH),再到32nm以后的多孔的摻碳氧化硅(p SiCOH),材料的乃值從3,5到3.0~2.7,再到小于2.5。不僅金屬間電介質,在銅化學機械拋光后的表面沉積的介質阻擋層的乃值也必須不斷降低。從130nm采用的氮化硅到90/65/45nm以后采用的摻氮的碳化硅(NDC),材料的虍值從7.5到小于5.3。

   新的材料可能要求采用新的沉積方法。例如高乃的柵極介質,目前主要采用原子層沉積(ALD)的方法,不僅可以更為精確地控制薄膜的厚度,而且沉積溫度低,填充能力好,薄膜內的俘獲電荷少。叉如后端的多孔摻碳氧化硅的沉積,在常規的等離子體增強CVD(PECVD)沉積過程中,需要加人造孔劑,然后通過紫外固化的方法除去造孔劑,從而在薄膜內留下納米尺寸的孔隙。

   即使采用相同的材料,由于要求的提高也可能需要采用新的沉積方法。在淺槽隔離(STI)和層間電介質(ILD)的沉積,雖然都是沉積氧化硅,但在45nm以后,對填充能力、等離子損傷的要求越來越高,高密度等離子體CVD(HDP CVD)的方法已經不能滿足要求,基于熱反應的亞常壓CVD(SACVD)已逐漸取代HDP CVD而成為主流。總而言之,隨著技術節點的推進,對電介質薄膜沉積的材料和工藝都提出了更高的要求,新的材料和工藝將不斷涌現。