TPS76330DBV隨機存取存儲器,一個CMOs存儲單元如圖題7.1.5所示,試分析其工作原理。

設同步SRAM工作在叢發模式下,若數據寫人的首地址為0094H,問接下來的3個數據將被寫人的存儲單元的地址分別是多少?

一個有4096位的DRAM,如果存儲矩陣為64×64結構形式,且每個存儲單元刷新時間為100 ns,則存儲單元全部刷新一遍最快需要多長時間?如果刷新每行的最長間隔時間為15.6 us,則該DRAM的刷新周期最長為多少?刷新操作所用時間占刷新周期的百分比是多少?           

一個有1M×1位的DRAM,采用地址分時送入的方法,芯片應具有幾條地址線?

試用一個具有片選使能CE、輸出使能讀寫控制配弘容量為8K×8位的SRAM芯片,設計一個16K×16位的存儲器系統j試畫出其邏輯圖。

存儲器、復雜可編程器件和現場可編程閘陣列元。理論上,該邏輯塊可以實現多少個邏輯函數?每個邏輯函數最多可有多少個變量?如果每個宏單元包含5個乘積項,通過乘積項擴展,邏輯函數中所能包含的乘積項數目最多是多少?

設CPLD中某宏單元編程后電路如圖題7.1.5所示,圖中畫出了sl~S:和M、M3全局置位,全局時鐘局復位數據線.

編程后的連接。數據分配器S1~S:未被選中的輸出為0。已知各乘積項如圖題7.2.1中所示。

此時宏單元的輸出y是組合型輸出還是寄存器型輸出?

寫出X和y的邏輯函數表達式。

現場可編程門陣列,電路如圖題7.3.2所示,LUT的內容如表題7.3.2所示。試寫出y的邏輯函數.

根據試畫出其實現2位二進制數加法運算的簡化邏輯圖。

用EDA技術和可編程器件的設計例題

試用Verilog語言設計一個1位十進制數(用8421BCD碼表示)加法器。

在例的基礎上,將計時輸人脈沖頻率改為1 kHz,要求增加以下功能:在數字電路中,常常需要各種脈沖波形,例如時序電路中的時鐘脈沖、控制過程中的定時信號等。這些脈沖波形的獲取,通常有兩種方法:一種是將已有的非脈沖波形通過波形變換電路獲得;另一種則是采用脈沖信號產生電路直接得到。

本章主要介紹由單穩態觸發器、施密特觸發器組成的脈沖波形變換電路和多諧振蕩器及定時器組成的波形產生電路。下面將在介紹上述電路原理的基礎上,重點討論它們的工作特點及其應用,脈沖波形的變換與產生.

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