本案例的時鐘信號的連接和高速數據采集系統一致，但dsp內部的頻率設置電路和系數設置有所不同。dsp的頻率設置引腳為clkmd1～cklmd3，這些引腳的狀態來決定dsp內部倍頻的大小。倍頻是指在外部晶振的基礎乘以設定的倍數，倍數與clkcmd1～clkmd3的關系如表所示。表中pll禁止表示dsp內部的倍頻電路禁止，此時dsp內部的分頻電路工作，dsp工作時鐘為輸入時鐘的一半或者1／4。

　　表 clkmd1～clkmd3與分頻關系

　　本案例的jtag仿真口的設計遵循ieee標準設置。為了調試和擴展，系統將常用的地址總線、數據總線和緩沖串口總線連接到插件上。整個系統的最終布局如圖所示。

　　圖 系統整體布局

　　圖中，hl3．3為dsp芯片i／o電源（3．3v）指示燈、hl1．8為dsp指示燈、hl5．0為5v電源指示燈；j4為脫機或仿真運行方式選擇引腳，將j4短路時為脫機運行，反之則為仿真運行；j1左邊為模擬地接口，右邊為5v電壓接口；j2上面為輸人信號接口，下面為數字地接口；k1為flash讀寫開關，當k1開關置左端時，當開關置右端時，可把自己編寫的程序通過dsp仿真器寫入到flash中。

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