對MOS管來說,閾值電壓(VT)可定義為使硅表面處在強反型狀態下所必需的柵壓。柵電極可控范圍是它下面極薄的溝道區,注人雜質可看做全包含在耗盡層內。FGH50T65UPD在芯片制造中,n溝道耗盡型MOSFET容易制造,而且n溝道增強型的閾值電壓可以做得較低。但對于p溝道來說,用普通工藝制造耗盡型MOSFET就不那么容易了,且對于p溝道增強型MOS管來說,降低MOSFET的閾值電壓也較困難。

   能夠降低許值的方法很多,但每一種工藝本身都有一定的限制,不可能任意控制Vl值。離子注人降低MOS管閾值電壓的工藝簡單易行――-在柵氧化膜形成之后,通過薄的柵氧化層進行溝道區域低劑量注人,然后經過適當退火便能達到目的。

   但也會使pn結耗盡層的延伸區增大,使p溝道MOS器件發生多種現象。并且使器件場氧化物閾值電壓降低,容易發生寄生場效應,進而將會破壞整個集成電路的正常工作。作為MOS集成電路可靠性的一個指標,場氧化物閾值電壓(或叫厚膜開啟電壓)和器件閾值電壓(也叫薄膜開啟電壓)之比越大越好。采用離子注入技術,向p型溝道區域注人P`使溝道lx^域電阻率提高,降低器件閾值V・f;向場區注人相反的離子如卩+,使襯底電阻率局部降低,提高場氧化物的閾值電壓。這樣不僅可以使器件的閾值電壓降到很低,而且大大提高了場氧化物閾值電壓與器件閾值電壓之比。

   在采用普通擴散方法制造MOS晶體管的工藝中,都是先形成源區和漏區,再制作柵電極。是自對準金屬柵結構示意圖。在這種工藝中,為了避免光刻所引起的柵與源、柵與漏銜接不上的問題,提高成品率,在光刻版圖的設計上就有目的地使柵源、柵漏之間交疊(據光刻技術可達到的對準精度而定)。由于交疊而引起柵漏之間存在很大的寄生電容,從而使M(B晶體管的高頻特性變壞。