4D03WGJ104T5時序電路的輸人端,與輸入信號r一起決定時序電路的輸出信號o,并產生對存儲電路的激勵信號召,從而確定其下一狀態,即次態。于是,上述4組變量間的邏輯關系可用下列三個向量函數形式的方程來表達

o=u・(r,s)             (6.1.1)

b=g(r,s)             (6.1.2)

sn+1=u(E,s′))            (6.1.3)

式(6.1.1)表達了時序電路的輸出信號與輸人信號、狀態變量的關系,稱為時序電路的輸出方程。式(6.1,2)表達了激勵信號與輸入信號、狀態變量的關系,稱為激勵方程。而式(6.1.3)表達了存儲電路從現態到次態的轉換,故稱為狀態轉換方程,簡稱狀態方程。式(6.1.3)等號右邊的S″表示存儲電路的現態,而左邊s″+1是存儲電路的次態,分別以尼和″+1作為上標,以示區別。上述三個向量函數形式的方程分別對應于表達時序電路的三個方程組:輸出方程組、激勵方程組和狀態方程組。

如上所述,時序電路是狀態依賴的,故又稱為狀態機。本章將只限于討論有限數量的存儲單元構成的狀態機,因而其狀態數也是有限的,稱為有限狀態機(FSM①)。

時序邏輯電路具有以下主要特征:

時序邏輯電路由組合電路和存儲電路組成。

時序邏輯電路的狀態與時間因素相關,即時序電路在任一時刻的狀態變量不僅是當前輸人信號的函數,而且還是電路以前狀態的函數,時序電路的輸出信號由輸人信號和電路的狀態共同決定。

異步時序電路與同步時序電路,時序電路可分為異步時序電路和同步時序電路兩大類。

若電路中觸發器的時鐘輸入端沒有接在統一的時鐘脈沖上,或電路中沒有時鐘脈沖(如SR鎖存器構成的時序電路),電路中各存儲單元的狀態更新不是同時發生的,則這種電路稱為異步時序電路。根據電路是對脈沖邊沿敏感還是對電平敏感,異步時序電路又分為脈沖異步時序電路(由觸發器構成)和電平異步時序電路(由鎖存器構成)兩種。異步時序電路的狀態轉換取決于以任意時間間隔變化的輸入信號序列,各存儲單元的狀態轉換因存在時間差異而可能造成輸出狀態短時間的不穩定,而且這種不穩定的狀態有時是難以預知的,常常給電路設計和調試帶來困難。

與異步時序電路不同,同步時序電路中存儲電路狀態的轉換是在同一時鐘源的同一脈沖邊沿作用下同步進行的,其模型如圖6.1.2所示,它也稱作時鐘系Finite state Machine的縮寫.

時序邏輯電路的基太概念,同步狀態機①。同步時序電路的存儲電路一般用觸發器實現,所有觸發器的時

鐘輸入端都應接在同一個時鐘脈沖源上,而且它們對時鐘脈沖的敏感F沿也都應一致。因此,所有觸發器的狀態更新是在同一時刻,其輸出狀態變換的時間不存在差異或差異極小。在時鐘脈沖兩次作用的間隔期間,從觸發器輸入到狀態輸出的通路被切斷,即使此時輸入信號發司步時中電路的模型生變化,也不會改變各觸發器的輸Ht狀態,所以很少發生輸出不穩定的現象。更重要的是,其電路的狀態很容易用固定周期的時鐘脈沖邊沿清楚地分離為序列步進,其中,每一個步進都可以通過輸人信號和所有觸發器的現態單獨進行分析,從而有一套較系統、易掌握的分析和設計方法、電路行為很容易用HDL來描述。所以,目前較復雜的時序電路廣泛采用同步時序電路實現,很多大規模可編程邏輯器件(包括大規模存儲器)也采用同步時序結構。

本章將分別在6.2節和6,3節詳喇討論同步時序電路的分析與設計,在6.4節僅以實例簡要討論觸發器構成的脈沖異步叫序電路的分析方法。

時序電路邏輯功能的表達,組合電路的邏輯功能可以用一組輸出方程來表示人亦可用真值表和波形圖來表達。相應地,時序電路可用方程組、狀態表、狀態圖和時序圖來表達。從理論上講,有了輸出方程組、激勵方程組和狀態方程組,時序電路的邏輯功能就被唯一地確定了。但是,對于許多時序電路而占,僅從這三組方程還不易判斷其邏輯功能,在設計時序電路時,往往很難根據給出的邏輯需求直接寫出這三組方程.困此,還需要用能夠直觀反映電路狀態變化序列全過程的狀態表和狀態圖來幫助。三組方程、狀態表和狀態圖之間可以直接實現相互轉換,根據其中任意一種表達方式,都可以畫出時序圖。下面通過實例來討論時序電路邏輯功能的四種表達方法:

邏輯方程組考慮圖6.1.3所示的時序電路,z由組合電路燈存儲電路兩部分組成c其中,存儲電路由兩個D觸發器FFl、FFO構成,二者共用一個時鐘信號CP,從即Clocked synchronous FSM,組合電路存儲電路σ或CP時序邏輯電路.

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