Z0109MNT1G第三個模塊描述的是具有同步置0功能的D觸發器,即置0信號Rd也要在CP脈沖上升沿作用下才起作用。于是,在always語句中@符號之后的“事件控制表達式”中只有一個時鐘事件,它表示只有在CP的上升沿到來時,后面的if-else語句才會被執行,此時首先檢查Rd信號,如果Rd為邏輯0,則將輸出Q置0;否則,將輸人D傳給輸出Q。顯然,在該語句塊中,置0信號Rd仍具有優先權,只有Rd=1時,才有可能執行Q<=D語句。

用yeorog HDL描述鎖存器和觸發器,邏輯電路如圖題5.4.4所示,已知CP和I的波形,試畫出0I和Q2的波形,觸發器的初始狀態均為0。

邏輯電路如圖題所示,已知CP和A的波形,畫出觸發器Q端的波形,設觸發器的初始狀態為0。

兩相脈沖產生電路如圖題5.4.5所示,試畫出在CP作用下φl、φ2的波形,并說明φl和φ2的時間關系~各觸發器的初始狀態為0。

給出了一個下降沿觸發的kK觸發器模塊,它應用了另一種描述方法。根據JK觸發器的功能表,它使用多路分支語句case進行描述。這里,將輸人變量J、K拼接起來成為一個2位二進制變量({J,K}),它的值可能是二進制數00、01、10、11,case語句后面的4條分支語句正好說明了在時鐘信號CP下降沿作用后,觸發器的次態。注意,case語句中所列出的各個條件是不存在優先權差別的,這種語句是直接從功能表進行電路描述的常用方法。

例5,5.3

//Functional description of JK~nip~n。p (see Fig・ 5・3,7)

m,odule JK~FF(Q,Qn。t,J,Κ,CP);

output Q,Qnot;

nnput J,K,cP;

reg Q;

assign Qnot = ~ Q ;

always@(negedge CP)

case({J,K})   //Switch based on concatenation of J and K signals

2i b00: Q (= Q;

2’b01: Q <= 1i bO;

2’b10: Q (= 1i b1;

2i b11:Q(=~Q;

endcase

endmodule

在Verilog中,initial語句和always語句的主要區別是什么?

深圳市唯有度科技有限公司http://wydkj.51dzw.com/